[發布日期：2021-07-30 13:22:15] 點擊：
最近，關於台積電的先進封裝有很多討論，讓蜜桃视频网站WWW透過他們的財報和*新的技術峰會來對這家晶圓代工巨頭的封裝進行深入的介紹。
資料顯示，在張忠謀於2011年重返公司之後，就下定決定要做先進封裝。而1994年加入公司的餘振華就是台積電這個“秘密”項目的帶頭人。CoWoS技術則是台積電在這個領域的小試牛刀。他們這個技術首先在Xilinx的FPGA上做了實現，而基於此衍生的InFO封裝則在蘋果處理器上大放異彩，並從此讓台積電的封裝名揚天下。
台積電先進封裝技術科普
據Semiwiki報道，去年，台積電將他們的 2.5D 和 3D 封裝產品合並為一個單一的、全麵的品牌3DFabric。
其中，2.5D封裝技術CoWoS可分為 CoWoS 和 InFO 係列。首先看CoWoS技術，可以分為以下幾種：
1、CoWoS-S
用於die到die再分布層 (redistribution layer：RDL) 連接的帶有矽中介層的“傳統”基板上晶圓上芯片(chip-on-wafer-on-substrate with silicon interposer )正在慶祝其大批量製造的第 10 年。
2、CoWoS-R
CoWoS-R 選項用有機基板中介層取代了跨越 2.5D die放置區域範圍的(昂貴的)矽中介層。CoWoS-R 的折衷是 RDL 互連的線間距較小——例如，與 CoWoS-S 的亞微米間距相比，有機上的間距為 4 微米。
3、CoWoS-L
在矽 –S 和有機 –R 中介層選項之間，TSMC CoWoS 係列包括一個更新的產品，具有用於相鄰die邊緣之間(超短距離)互連的“本地”矽橋。這些矽片嵌入有機基板中，提供高密度 USR 連接(具有緊密的 L/S 間距)以及有機基板上(厚)導線和平麵的互連和功率分配功能。
請注意，CoWoS 被指定為“chip last”組裝流程，芯片連接到製造的中介層。
再看2.5D封裝技術InFO。
據介紹，InFO 在載體上使用(單個或多個)裸片，隨後將這些裸片嵌入molding compound的重構晶圓中。隨後在晶圓上製造 RDL 互連和介電層，這是“chip first”的工藝流程。單die InFO 提供了高凸點數選項，RDL 線從芯片區域向外延伸——即“扇出”拓撲。如下圖所示，多die InFO 技術選項包括：
InFO-PoP：“package-on-package”InFO-oS：“InFO assembly-on-substrate”
台積電的3D封裝技術則是SoIC。
據台積電介紹，公司的3D 封裝與 SoIC 平台相關聯，該平台使用堆疊芯片和直接焊盤鍵合，麵對麵或麵對背方向 -表示為 SoIC 晶圓上芯片(chip on wafer)。矽通孔 (TSV) 通過 3D 堆棧中的die提供連接。
SoIC 開發路線圖如下所示——例如，N7-on-N7 芯片配置將在 21 年第四季度獲得認證。
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